ステージ設計とタイミング検証

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【変更記録】
　2013-12-15 : 初稿（Rev 01.00）おそらく誤字脱字が大量にあると思われる

ステージ設計

ステージ（stage）とは

【お断り】ステージの意味は用法は時代や話者により異なります。ここでは一つの機械語命令を実行する際にCPU内部で行う処理の単位時間とします。

RETROF-16は全ての機械語命令を６つのステージ（Φ1～Φ6）で処理します。
1つのステージは１クロック(内部クロック)で実行します。但し第６ステージはメモリ書込時のホールドタイムを確保するだけなので、他のステージの半分の時間となっています。
下図はそのステージとクロックの関係です。クロックには外部クロックと、それを分周して作る内部クロックがありますが、以降本ページでの「クロック」とある記述は全て内部クロックを意味します。

各ステージ（Φ1～Φ6）で、素子（以下、素子とはメモリやレジスタ、カウンタ等を示す）から素子へのデータ転送等を行います。どの素子からどの素子へデータが渡るのかは実行する命令とステージにより異なります。例えば上図には第5ステージ（赤でΦ5と書いた区間）は2箇所にありますが、両者は実行中の命令が異なるので必ずしも同じ動作をするとは限りません。
またデータの受渡可能な素子の組合せは各素子間の配線の有無で制限されます。全ての素子の入力端子と出力端子を接続するとこの制限は無くなりますが、伝達路（バス）の交通整理を司る回路が巨大となってしまうので現実的ではありません。本当にデータの受渡が必要な素子間はどこなのかを見極める作業をタイミング設計の前に終わらせておくことは必須です。

ブロック図とステージ

下図はRETROF-16を構成する素子と、素子間の接続を示した図（ブロック図）です。実用的なCPUとして成り立つ極限まで素子を減らし、素子間の伝達路も必要最小限に抑えています。結果的に僅か50個ほどの標準TTL（74LSシリーズ）でBASICインタプリタやインベーダーゲームを走らせる事ができる回路を実現しています。

VRAM：ビデオメモリ（256×256画素、１画素は4bit）
MEM：主メモリ（64Kワード、1ワードは16bit）
PC：プログラムカウンタ（16bit）
IR：インストラクションレジスタ（8bit）
X：インデクスレジスタ兼被演算子レジスタ（16bit）
ALU:演算ユニット（16bit 加算/減算/AND/OR/EXOR）
ACC：アキュムレータ（16bit）
OUT PORT：出力ポート（16bit × ２組）
IN PORT：入力ポート（16bit)

各ステージでは、上記の矢印で接続されている素子間で矢印方向にデータを渡すことができます。それを一定の規則に従って何度か（RETROF-16の場合は全命令6回）行う事によって１つの命令を実行します。例えば「レジスタ間接アドレッシングモードでのロード命令」の場合は以下の6つのステージが順に実行されます。

ステージ設計とは全ての命令に対し、各ステージでどの様な動作を行うかを決める作業です。複雑な動作をするステージは一般にそのステージを実現する回路が複雑になりますので、極力単純なステージのみで実現するのが理想です。また特定のステージ動作を複数の命令で共有できる様に設計するとステージ動作の種類が減りますので、これも回路の簡易化が狙えます。

前半ステージと後半ステージについて

RETROF-16は各命令の実行を前半の3ステージと後半の3ステージに分けて処理します。前半ステージは原則として全命令共通であり命令フェッチとアドレッシングモードの処理を担当、後半ステージは各命令固有の処理を担当します。前半ステージと後半ステージを独立させた理由は、6ステージという長いステージを設計するよりも、3ステージという短いステージを２組設計する方が設計が容易であったからです。また実際の回路も６ステージを一気に処理する大きな回路を1つ組むよりも、３ステージという短いステージを処理する回路を2つ組んだ方が回路規模が小さくなるという利点もあります。

前半ステージの内部動作

前半ステージに関わるメモリとレジスタ群

左図は前述のRETROF-16の全体ブロック図から、前半ステージに関連する部分だけを抜粋（注）したものです。前半ステージの役割は図中のIRに命令コードを、同じくXにアドレッシングモードとオペランドで決定する実効値を格納することです。

注：前半ステージではメモリ（図中のM）とプログラムカウンタ（同PC）への書込みは発生しませんので、それらに相当する矢頭（矢印の▲）は省略しています。

第1ステージと8bitイミディエイトアドレッシング

最初のステージでPCが示すメモリ内容（＝命令コード）の上位8bitをIRに、下位8bitをXに転送します。このときにXの上位8bitをゼロクリアすることにより、このステージが終了した時点でXにはイミディエイト値（即値＝0～255のいずれか）が格納されます。
アドレッシングモードが8bitイミディエイトならば、これで前半ステージは終わりです。

第1ステージをC言語風に表現すると　IR=MEM[PC]&0xFF00,X=MEM[PC]&0x00FF;　となります。

8bitイミディエイトアドレッシングのタイミングチャート

Φ1期間中、主メモリはプログラムカウンタの出力をアドレス線に受け取り、その番地に格納されている値（すなわち、実行する命令コード）をデータバスに吐き出します。

同時にX（実体は74LS173）とIR（実体は74LS377）はそれぞれロードイネーブル端子をアクティブにしてクロックの立ち上がりを待ちます。

図中の1の時点でクロックが立上り、命令コードがXとIRに格納されます。但しXの上位8bitはクリア信号をアクティブにしているためロードされずゼロとなります。

結果、Xには8bitイミディエイト値である（0～255）が、IRにはオペコードとアドレッシングモードが格納されます。

※ 第３ステージにあるALUクリアは、特定の命令（LD命令、VLD命令、PLD命令、IN命令）の特定の演算コードの場合のみアクティブになります。
このアキュムレータクリアの存在理由の詳細は「後半ステージの説明」で行います。
これに関しては、他のアドレッシングモードでも同様に存在しますがですが、以下のタイミングチャートでは記述を省略します。

第2ステージとレジスタアドレッシング

第1ステージが終了した時点では、Xには0～255のいずれかの値が格納されています。この状態でXが示すメモリ番地の内容をX自身に転送すると、Xには0～255番地のいずれかのメモリ内容が格納されます。RETROF-16では主メモリの0～255番地を仮想レジスタとして扱いますので、これは指定レジスタの値をXに転送するのと同じ意味になります。

レジスタアドレッシングのタイミングチャート

図中の1の時点でXには0～255のいずれかの値が格納されます。Φ2ではその値をアドレスバスに出力します。

Xのロードイネーブル端子をΦ2期間中もアクティブにする事により、図中の2の時点でも再度Xにロードされます。

このときロードされる値は0～255番地（仮想レジスタ領域）の内容ですので、レジスタアドレッシングとなります。

第3ステージと間接レジスタアドレッシング

第2ステージが終了した時点で、更にもう一度Xが示すメモリ内容をX自身に転送すると、Xにはレジスタが指定する番地の内容が格納されます。これが間接レジスタアドレッシングに相当します。

C言語風に表現すると、第2ステージと第3ステージは共に X=MEM[X]; となります。

間接レジスタアドレッシングのタイミングチャート

図中の1の時点でXには0番レジスタ～255番レジスタのいずれかの値が格納されます。Φ2ではそのレジスタの値をアドレスバスに出力します。

Xのロードイネーブル端子をΦ3期間中もアクティブにする事により、図中の2の時点でも再度Xにロードされます。

このときロードされる値は0番レジスタ～255番レジスタのいずれかのレジスタ値をアドレスとしたメモリの内容ですので、間接レジスタアドレッシングとなります。

16bitイミディエイトアドレッシングの実現方法

16bitイミディエイトアドレッシングは、第1ステージ実行後、第2ステージでPCをインクリメントし、第3ステージでPCの示す番地のメモリ内容をXに転送することにより実現します。

C言語風に表現すると X=MEM[++PC]; となります。

16bitイミディエイトアドレッシングのタイミングチャート

Φ1期間中、主メモリはプログラムカウンタの出力をアドレス線に受け取り、その番地に格納されている値（すなわち、実行する命令コード）をデータバスに吐き出します。

同時にX（実体は74LS173）とIR（実体は74LS377）はそれぞれロードイネーブル端子をアクティブにしてクロックの立ち上がりを待ちます。

図中の1の時点でクロックが立上り、命令コードがXとIRに格納されます。但しXの上位8bitはクリア信号をアクティブにしているためロードされずゼロとなります。

結果、Xには8bitイミディエイト値である（0～255）が、IRにはオペコードとアドレッシングモードが格納されます。

LDV命令における前半ステージの特殊処理について

上の表は前半ステージの動作と結果的にXに格納される値をまとめたものですが、上記の4種類のモードでは何れもVRAMの値をXに格納する事ができません。ところがLDV命令（ビデオメモリからアキュムレータへのロードする命令）の場合は、前半ステージでXレジスタにVRAMの値を格納しておく必要があります。このため、LDV命令では第3ステージのアクセス対象メモリを主メモリからVRAMに強制的に変更することでVRAMの値をXに格納します。VLD命令の場合に限り上記の表は以下の様に変わります。

LDV命令の8bitイミディエイトアドレッシングモードとレジスタアドレッシングモードは意味を持ちません。但し命令コード自体はは存在しますので実行は可能です。前者を実行するとXには単に0～255の値（表中※1）が、後者を実行するとVRAMの0番地～255番地の内容（表中※2）がXに格納されます。この実行結果は意味を持たないので便宜上「未定義命令」とします。
間接レジスタアドレッシングの場合はオペランドで指定した番号のレジスタが示すVRAMの内容が、16bitイミディエイトアドレッシングの場合は命令の2ワード目で指定した番地のVRAMの内容がXに格納されます。

間接レジスタアドレッシングでのVLD命令のタイミングチャート

図中の1の時点でXに0～255のいずれかの値が格納されます。Φ2ではその値をアドレスバスに出力します。

図中の2の時点でXに主メモリの0番地～255番地（すなわちレジスタのいずれか）の値が格納されます。Φ３ではその値をアドレスバスに出力します

図中の3の時点でVRAMの（レジスタで指定されたアドレスの）値がXに格納されます。

16bitイミディエイトアドレッシングでのVLD命令のタイミングチャート

図中の1の時点でXに0～255のいずれかの値が格納されます。

図中の2の時点でPCをインクリメントされる。Φ2は他には何もしない。

Φ3の区間はアドレスバスにはインクリメントされたPCの値が出力され、データバスにはそれをアドレスとするVRAMの内容が出力されます。図中の3の時点でVRAMの（命令の2ワード目で指定されたアドレスの）値がXに格納されます。